文/不雅察者网 吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后剿袭媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”手艺的倡导时，黄仁勋给出了一个颇为跟浮光掠影的评价：“这对华为来说是紧闭，但对台积电并不是恐吓。”

他合计台积电使用芯片堆叠和3D封装手艺仍是快10年，台积电的手艺十分先进，“华为使用这种手艺，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，以致增多3到4倍，这是一种十分好的手艺，但台积电和台湾领有这项手艺仍是10年。”

这一评价听起来公允，实则建树在一个根人道的歪曲之上。黄仁勋把华为的逻辑折叠当成了台积电训诲了近十年的3D封装手艺的同类物。他想说的是“你们作念的那些东西，台积电十年前就仍是作念了”。但问题是，逻辑折叠和传统3D封装，根底不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢手艺，它将正本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使重要旅途走线长度镌汰50%到80%，大幅贬抑了信号传播的RC负载。

但这听起来似乎即是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个十分实质的层面：2.5D/3D封装的中枢是联结仍是成型的沉静裸芯（die），而逻辑折叠的中枢是从头布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在想象图纸阶段就从根底上镌汰了信号的物理传输距离。逻辑折叠改造的是“信号自身要走多远”，而2.5D/3D封装改造的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠实质上是芯片想象层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联手艺。二者处于竣工不同的手艺综合层级，处治的是不同维度的问题。

打个比喻就更好衔接了。传统的2.5D封装就像把两个沉静的房间搬到团结层楼，中间修一条走廊（硅中介层）让它们不错相互来去。3D封装更进一步，就像把两栋沉静的楼叠起来，中间装几部电梯（TSV硅通孔），便捷楼上楼下串门。

但无论怎样作念，HBM和GPU实质上仍然是两栋沉静的楼、两个物理上竣工分离的芯片。

而逻辑折叠呢？它是在想象一栋大楼里面的房间布局时，就把正本应该放在东西两头且需要普通通讯的两个房间，径直一个放在一楼、一个放在它的正上方，中间毋庸走廊、毋庸电梯井，只在楼板上打一个极其短小的垂纵贯说念（间距仅1.5微米的极短TSV），两个东说念主探个头就能对喊。这是“想象理念”的区别，不是“施工神志”的区别。

北京大学集成电路学院的一篇著作把这个区别讲得更透顶。著作提议了“真3D”与“赝3D”的范式分辩：赝3D以总共这个词模块为最小单元被分到某一派die，博亚体育app中国官网入口模块里面的总共法子单元势必位于团结派die；真3D则搭救模块内目田分辩，团结模块内的法子单元不错被散播到不同die，想象空间更大。在优化空间上，赝3D在每片die上各自进行优化，精深复用传统2D芯片的EDA器具，不允许跨die逻辑变换、移动等操作；真3D则将多die构建的举座空间行动想象空间，各想象阶段均在齐全的三维想象空间中进行搜索和寻优，不阻抑跨die逻辑变换、移动等操作。

逻辑折叠把物理已毕的最小单元从“die”鼓励到了“法子单元在三维空间中的位置”。这才是确切的底层范式回荡。台积电的CoWoS、SoIC等先进封装手艺诚然优秀，但它们的责任对象是多颗沉静制造的die；逻辑折叠的责任对象是团结颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在想象积木口头时就磋议如何让它我方站得更稳”。

这少许黄仁勋似乎并莫得扫视到。他把逻辑折叠归类为“芯片堆叠和3D封装手艺”，说他“台积电十年前就有了”，这个判断自身就把华为的手艺和台积电的代工才气拉到了团结个赛说念上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根底不是团结条赛说念。

再看另一个层面的各异：先进封装的性能上风，必须与先进制程深度绑定才能竣工进展。举例台积电的CoWoS封装即是与N2 2nm制程配套想象的，两者缺一都会导致收益大幅缩水。而华为逻辑折叠的中枢紧闭偶合在于，在竣工不大幅改造现存制程节点的前提下，亚搏(中国)一站式服务官方网站仅通过想象层面的创新，就已毕了单代55%的晶体管密度汲引。这一逾越，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时约莫3年。

华为麒麟2026芯片即是最佳的讲解。比较麒麟9030 Pro，麒麟2026的晶体管密度大幅汲引了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺握平，接近初代台积电3nm。同期，SoC性能核能效汲引41%，最高主频汲引近13%。这些数字不是靠收缩线宽、更换制程得来的，而是在想象端硬生生“挤”出来的。

更疼痛的是，这只是是启动。何庭波在演斗殴论文中给出了明显的阶梯图：从2026年到2031年，沿着韬定律旅途，晶体管密度将握续汲引，预测2031年将紧闭400MTr/mm²，CPU大核频率将紧闭5GHz。

到当时，基于韬定律的高端芯片晶体管密度计算，将达到1.4纳米芯片制程的同等水平。也即是说，一条不依赖EUV、不依赖几何缩微的手艺旅途，不错在5年内追平刻下起先进制程的性能水平。台积电是不是领先10年？淌若看的是“想象理念”这条新赛说念，谜底惟恐并不那么笃定。

天然，这条路并不好走。韬定律要确切落地，需要的远不啻芯片想象厂商一家的奋力。何庭波在论文中说得十分率直：“精深通达问题，无单一组织可沉静处治——器具链、法子、基准、器件物理、经济模子均需跨界和谐。”

逻辑折叠默示

其中最难啃的骨头即是EDA器具链。传统的2D想象历程乃至现行的“赝3D”想象历程，已不及以承载逻辑折叠的后劲。要确切已毕逻辑折叠，物生机象必须在齐全的三维空间中搜索，模块内分辩、跨die互连与垂直热旅途优化要在团结个优化框架下协同求解。

好音讯是，北京大学集成电路学院仍是在这方面获得了重要进展。该学院构建了面向逻辑折叠的“真3D”物理已毕EDA器具原型，遮掩布局计算和布局两个阶段，并通过GPU加快搭救千万级实例鸿沟。比较刻下最具代表性的赝3D想象历程，该器具获得了平均约30%的线长缩减和较着的时序改善，在热感知方面启用连结优化后峰值温度平均下跌3%以上。

韬定律的想想内核，实质上是一场从“几何想维”到“系统想维”的范式立异。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把总共东说念主拉到团结个账本前，全部用时候单元来算账。工艺大家省下的5皮秒，和架构师、软件大家省下的5皮秒，在总账本里的权重一模相似。往日作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，群众话语欠亨。咫尺τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更泛泛的认识偏差：在摩尔定律的旧范式下浸润了太久，好多东说念主仍是习尚了用“几何尺寸”“封装局势”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到格外，开头进制程的资本飙升到难以承受，华为提议的是一条用“系统工程的整合才气”去对冲“单体芯片的工艺短板”的说念路。以时空换几何，以系统赢单点。这不是在台积电的赛说念上试图高出台积电，而是死力于于“换说念超车”。

黄仁勋说“台积电领先10年”亚搏(中国)一站式服务官方网站，没错，淌若只看3D封装这种制造工艺层面的话。但逻辑折叠根底不是3D封装，它是一项想象理念层面的改良。把两件处于竣工不同综合层级的手艺放在一皆比较，然后断言谁领先谁10年，这自身即是一个限制造作。八成说得更径直少许：黄仁勋惟恐并莫得沉静读何庭波的那篇论文。